Инвертор на Транзисторе Схема

Интегральные логические элементы на базе биполярного транзистора

Основой для построения логических элементов транзисторной логики с непосредственными связями служит инвертор, представляющий собой резисторный каскад на биполярном транзисторе по схеме с общим эмиттером.(Рис.2)

Рис.2 и Рис.3 Схема инвертора

img03На Рис.3 изображена рассматриваемая схема инвертора, в которой коллектор транзистора подключен к «+» источника напряжения питания ЕКчерез резистор RК. Напряжение UБ между базой и эмиттером транзистора является входным напряжением инвертора, а напряжение между коллектором и эмиттером - выходным напряжением. Для инвертора справедливы следующие соотношения:

ЕК = UК + RК IК , IК = ЕК / (RК + RТ), где RТ – сопротивление транзистора. (1)

Т.к. мы рассматриваем потенциальные логические элементы, то для них напряжение имеет два уровня:

  • При низком уровне напряжения на базе UБ =0 (на входе логический 0) транзистор заперт, его сопротивление бесконечно велико (RТ =∞) и коллекторный ток через транзистор не протекает (IК=0). В этом случае инвертор можно представить схемой замещения, в которой транзистор изображен в виде разомкнутого ключа и, как следует из соотношений (1), выходное напряжение инвертора UК = ЕК. (Т.е. на выходе высокий уровень, соответствующий логической 1.)
  • При увеличении UБсопротивление транзистора (RТ ) уменьшается, коллекторный ток возрастает (IК), что приводит к уменьшению напряжения UКна выходе инвертора.При UБ0, 7 транзистор полностью открыт и его сопротивление можно считать равным нулю (RТ=0). Как следует из соотношений (1), через транзистор протекает максимальный коллекторный ток IК max = ЕК / RК, напряжение на выходе инвертора UК=0. Т.о. при высоком уровне входного напряжения (UБ =0, 7), соответствующем уровню логической 1, транзистор открыт. В этом случае инвертор можно представить схемой замещения, в которой транзистор изображен в виде замкнутого ключа. (Т.е. на выходе низкий уровень, соответствующий логическому 0.)

При построении комбинационных устройств логические элементы соединяются по цепочечной схеме, причем для реализации операции логического сложения по нескольким входам транзисторы подключаются параллельно (Рис.4), а для операции логического умножения – последовательно (Рис.5)

Рис.4. Схемная реализация логического элемента»ИЛИ» на три входа.

Рис.5. Схемная реализация логического элемента «И» на три входа.

Для оценки свойств различных логических элементов служат статические и динамические параметры схем.

img04 img06

Похожие страницы: